总线时序¶
概述¶
总线时序
总线操作的时间控制方式,确保数据正确传输。
同步时序¶
同步时序
所有操作由统一时钟信号控制。
特点:
- 统一时钟控制
- 时序简单
- 传输速度快
缺点:
- 所有设备速度必须一致
- 时钟频率受最慢设备限制
示例: PCI总线
异步时序¶
异步时序
采用应答方式控制,无统一时钟。
特点:
- 无统一时钟
- 应答方式控制
- 适应不同速度设备
优点:
- 设备速度可不同
- 扩展性好
缺点:
- 控制复杂
- 速度较慢
应答过程
- 主设备发出请求
- 从设备响应
- 数据传输
- 传输完成确认
半同步时序¶
半同步时序
同步和异步的结合。
特点:
- 基本同步方式
- 允许插入等待周期
- 兼顾速度和灵活性
示例: 现代处理器总线
总线周期¶
总线周期
完成一次总线操作所需的时间。
- 地址周期: 发送地址
- 数据周期: 传输数据
- 等待周期: 等待设备就绪